반도체 ) Dram 변화 방향

Dram Memory 기술 변화 요구

 

Dram Process 미세화의 둔화와 용량 증가의 한계 봉착

Dram Prcoess 미세화의 둔화

Dram 제조 Process의 미세화는 둔화되고 있고 미세화 한계가 가까워지고 있다. 이는, Capacitor의 용량을 유지하는 것이 한계에 도달하고 있기 때문이다. 미세화에 따라 Capacitor 용량을 유지하는 것이 어려워지는데, Capacitor의 Aspect ratio는 이미 비정상적 수준 상태로 한계에 가까운 상황이다. 10nm대의 1xnm(19mm정도)~1ynm(15nm정도)까지 미세화는 가능할 수도 있으나, 현재 Dram Spec에서 1znm(13~10nm)까지 미세화 및 이의 양산화가 가능한 업체가 있을 수 있지만, 기존 치킨게임(1차 2008년 / 2차 2011년)때와 같이, 이러한 미세화에 실패하여 새로운 국면을 맞는 업체가 발생할 수 있다.

 

Dram Process 미세화 둔화 -> Dram Chip의 용량화 한계

Dram Chip의 용량은 일부 16G-bit 제품으로 전환이 시작되고 있지만, 향후 현재 동일한 방식으로의 대용량화는 기대할 수 없는 상황이 되고 있다. 물론 단일 Package 내 Die Stack을 통한 용량증가는 가능할 수 있지만, 단일 Chip 용량은 한계에 도달하고 있다.

 

변화하는 Dram과 Memory 기술

TSV Die Stacking 통한 대용량화 / 광대역화

최근 각 Dram Chip Maker 업체에서 Die Stack에 주안점을 두고 있는 것은 단일 Chip 자체의 용량 한계점을 극복하기 위함에 있다.

현재 Sercer 등 주요 Maket에 도입되고 있는 DDR4 제품도 TSV Die Stacking을 통해 용량을 증가시켜 이러한 대용량화 요구에 대응하려 하고 있다. 그러나 TSV를 채택하는 것은 TSV를 통해 대용화뿐 아니라 광대역 / 저전력 Dram을 구현하여 고부가가치 제품을 만드는 데 의미가 있다.

현재 Dram에서는 광대역 기술인 HBM(High Bandwidth Memory)이나 Wide I/O2가 도입되고 있으며, TSV 기술이 도입된 HBM 적용은 Memory Module 기반의 DDR계 Meomory의 고속화 방법이 없는 상황에서 Memoory 광대역이 요구되는 GPU에서 먼저 도입되고 있다. 그러나 향후 Server 등 고성능 CPU에서도 부분적으로 채용될 가능성이 있는데, 이는 CPU 또한 높은 연산 성능에 맞는 Memory 광대역이 필요하기 때문이다.